Some Optimizations of Hardware Multiplication by Constant Matrices

International audienceThis paper presents some improvements on the optimization of hardware multiplication by constant matrices. We focus on the automatic generation of circuits that involve constant matrix multiplication, i.e. multiplication of a vector by a constant matrix. The proposed method, based on number recoding and dedicated common sub-expression factorization algorithms was implemented in a VHDL generator. Our algorithms and generator have been extended to the case of some digital filters based on multiplication by a constant matrix and delay operations. The obtained results on several applications have been implemented on FPGAs and compared to previous solutions. Up to 40% area and speed savings are achieved

On digit-recurrence division algorithms for self-timed circuits

The optimization of algorithms for self-timed or asynchronous circuits requires specific solutions. Due to the variable-time capabilities of asynchronous circuits, the average computation time should be optimized and not only the worst case of the signal propagation. If efficient algorithms and implementations are known for asynchronous addition and multiplication, only straightforward algorithms have been studied for division. This paper compares several digit-recurrence division algorithms (speed, area and circuit activity for estimating the power consumption). The comparison is based on simulations of the different operators described at the gate level. This work shows that the best solutions for asynchronous circuits are quite different from those used in synchronous circuits

Génération automatique d'architectures de calcul pour des opérations linéaires : application à l'IDCT sur FPGA

Cet article présente une méthode de génération automatique d'opérateurs arithmétiques matériels pour des calculs basés sur des multiplications par des constantes et des additions. A partir d'un recodage des nombres et d'algorithmes particuliers de recherche de sous-expressions communes, on arrive à diminuer sensiblement la surface des opérateurs réalisés. Cette méthode à été implantée dans un générateur de code VHDL et testée dans le cas de l'IDCT sur des FPGA de la famille Virtex de Xilinx. Sur cette application particulière, on note un facteur de 5,8 sur l'amélioration du produit

Évaluation polynomiale en-ligne de fonctions élémentaires sur FPGA

Cet article présente une architecture matérielle pour l'évaluation de fonctions élémentaires en arithmétique en-ligne sur circuits FPGA. Les points particuliers traités sont la détermination automatique de " bons " polynômes d'approximation, et la génération automatique de la description VHDL synthétisables des opérateurs correspondants. Cette approche a été implantée et validée sur des circuits FPGA Xilinx

Multipartite table methods

International audienceA unified view of most previous table-lookup-and-addition methods (bipartite tables, SBTM, STAM, and multipartite methods) is presented. This unified view allows a more accurate computation of the error entailed by these methods, which enables a wider design space exploration, leading to tables smaller than the best previously published ones by up to 50 percent. The synthesis of these multipartite architectures on Virtex FPGAs is also discussed. Compared to other methods involving multipliers, the multipartite approach offers the best speed/area tradeoff for precisions up to 16 bits. A reference implementation is available at www.ens-lyon.fr/LIP/Arenaire/

Optimisation d'opérateurs arithmétiques matériels à base d'approximations polynomiales

National audienceCet article présente une méthode pour l'optimisation d'opérateurs arithmétiques matériels dédiés à l'évaluation de fonctions par des polynômes. La méthode, basée sur des outils récents, réduit la taille des coefficients et des valeurs intermédiaires tout en bornant l'erreur totale (approximation et évaluation). Elle conduit à des opérateurs petits et rapides tout en garantissant une bonne qualité numérique. La méthode est illustrée sur quelques exemples en FPGA

Étude statistique de l'activité de la fonction de sélection dans l'algorithme de E-méthode

Ce travail porte sur l'étude statistique de l'activité liée à la fonction de sélection dans l'algorithme d'approximation de polynômes connu sous le nom de E-méthode proposé par M. Ercegovac dans \cite{Erc75:phd,Erc77}. La latitude de choix dans la fonction de sélection des chiffres du résultat, en représentation redondante, permet d'envisager de limiter l'activité électrique dans certains cas. Cet article présente un début d'étude sur les gains envisageables dans ce cadre

FPGA Implementation of a Recently Published Signature Scheme

An algorithm producing cryptographic digital signatures less than 100 bits long with a security level matching nowadays standards has been recently proposed by Courtois, Finiasz, and Sendrier. This scheme is based on error correcting codes and consists in generating a large number of instances of a decoding problem until one of them is solved (about 9!=362880 attempts are needed). A careful software implementation requires more than one minute on a 2GHz Pentium 4 for signing. We propose a first hardware architecture which allows to sign a document in 0.86 second on an XCV300E-7 FPGA, hence making the algorithm practical

Hardware and Arithmetic for Hyperelliptic Curves Cryptography

International audiencePresentation of the HAH project main results for IRISA partner at CominLabs Days November 2016

Génération automatique d'architectures de calcul pour des opérations linéaires : application à l'IDCT sur FPGA

Cet article présente une méthode de génération automatique d'opérateurs arithmétiques matériels pour des calculs basés sur des multiplications par des constantes et des additions. A partir d'un recodage des nombres et d'algorithmes particuliers de recherche de sous-expressions communes, on arrive à diminuer sensiblement la surface des opérateurs réalisés. Cette méthode à été implantée dans un générateur de code VHDL et testée dans le cas de l'IDCT sur des FPGA de la famille Virtex de Xilinx. Sur cette application particulière, on note un facteur de 5,8 sur l'amélioration du produit